2nm开启“团战”模式

本文嚟自微信公众号“半导体行业观察”（ID:icbank），作者：畅秋，36氪经授权发布。

3nm制程工艺将于今年进行试产，唔出意外嘅话，2022年量产没有问题。喺此基础上，业界对2nm工艺嘅进展投入更多嘅关注，特别系台积电于2020下半年宣布2nm制程获得重大突破之后，人哋对其更加期待嘎啦。

与此同时，就喺前唔久，有19个欧盟成员国签署一项联合声明，为“加强欧洲开发下一代处理器同半导体嘅能力”进行合作。其中包括逐渐向2nm制程节点发展嘅领先制造技术。此外，日本正同台积电一齐建立先进嘅IC封装同测试工厂。中国台湾半导体研究中心（TSRI）开始同日本产业技术总合研究所（AIST）合作，开发新型晶体管结构。日本媒体指出，这有助于制造2nm及更先进制程芯片，佢哋计划将合作成果应用喺2024年后嘅新一代先进半导体当中。而2024年正系台积电2nm制程嘅量产年。

目前，距离2nm试产仲有一段时间，各方面都喺积极筹备当中，围绕住晶圆厂台积电，各大半导体设备供应商、材料工艺服务商、EDA工具厂商，以及主系要客户，都开始将越嚟越多嘅精力向2nm转移。

晶圆厂

目前嚟睇，喺3nm同2nm制程方面，台积电相对于三星嘅领先优势好明显，特别系2nm，仲系要睇唔到嚟自于三星嘅权威信息。

2019年，台积电率先开始2nm制程技术嘅研发工作。相应嘅技术开发嘅中心同芯片生产工厂主系要设喺台湾地区嘅新竹，同时仲规划4个超大型晶圆厂，主系要用于2nm及更先进制程嘅研发同生产。

台积电2019年成立2nm专案研发团队，寻找可行路径进行开发。喺考量成本、设备相容、技术成熟及效可以表现等多项条件之后，决定采用以环绕闸极（Gate-all-around，GAA）制程为基础嘅MBCFET架构，解决FinFET因制程微缩产生电流控制漏电嘅物理极限问题。MBCFET同FinFET有相同嘅理念，唔同之处在于GAA嘅栅极对沟道嘅四面包裹，源极同漏极唔再同基底接触。

根据设计嘅唔同，GAA都有唔同嘅形态，目前比较主流嘅四个技术系纳米线、板片状结构多路桥接鳍片、六角形截面纳米线、纳米环。同台积电一样，三星对外介绍嘅GAA技术都系Multi-Bridge Channel FET（MBCFET），即板片状结构多路桥接鳍片。不过，三星喺3nm节点处就使用GAA，而台积电3nm使用嘅依然系FinFET工艺。

按照台积电畀出嘅2nm工艺指标，Metal Track(金属单元高度)同3nm一样维持喺5x，同时Gate Pitch(晶体管栅极间距)缩小到30nm，Metal Pitch(金属间距)缩小到20nm，相比于3nm都小23%。

按照规划，台积电有望喺 2023 年中期进入 2nm 工艺试生产阶段，并于一年后开始批量生产。2020年9月，据台湾地区媒体报道，台积电2nm工艺取得重大突破，研发进度超前，业界睇好其2023年下半年风险试产良率就可以达到90%。

目前，除晶圆厂建设、台积电2nm人才安排同培育方面嘅工作都正喺有条唔紊地进行紧，据报道，该公司喺过去几个月提拔4名员工。这些举措系为咗等这些员工有更多嘅精力投入到2nm制造工艺嘅研究同开发当中。据悉，Geoffrey Yeap而家系2nm制程平台研发部嘅高级总监。呢个位置喺此之前系唔存在嘅。当该公司开始专注于2nm制程嗰时，创造呢个位置系好重系要嘅。台积电对管理人员嘅学术系要求好高。两位新提拔嘅副总经理都有博士学位。

设备

对于芯片制造嚟讲，需系要嘅设备好多，但就2nm咁样高精尖地工艺嚟讲，EUV光刻机无疑系最为关键嘅。有统计显示，台积电2021年底将安装超50台EUV光刻机。

对于台积电先进制程所需嘅EUV设备，有日本专家做过推理同分析：喺EUV层数方面，7nm+为5层，5nm为15层，3nm为32层，2nm将达45层。因此，到2022年，当3nm大规模生产、2nm准备试产，需系要嘅新EUV光刻机数量预计为57台。2023年，当3nm生产规模扩大、2nm开始风险生产嗰时，所需新EUV光刻机数达到58台。到2024年，启动2nm嘅大规模生产，2025年生产规模扩大，到时所需新EUV光刻机数预计为62台。

虽然EUV都将被用于DRAM(尤其系1a技术节点及以下)，但采用先进制程嘅逻辑芯片仍系主系要需求方。High-NA EUV光刻系统将始于2nm制程节点，其量产时间预估将系2025-2026年。据悉，ASML将喺2022年完成第1台High-NA EUV光刻机系统嘅验证，并计划喺2023年交付畀客户，主系要就系台积电。

对于EUV技术，台积电表示，系要减少光刻机嘅掩膜缺陷及制程堆叠误差，并降低整体成本。今年喺2nm及更先进制程上，将住重于改善极紫外光技术嘅品质同成本。之前有消息话，台积电正喺筹集更多嘅资金，为嘅系向ASML购买更多更先进制程嘅EUV光刻机，而这些都系为咗新制程做准备。

对于2nm同更先进制程工艺嚟讲，EUV光刻机嘅重系要性越嚟越高，但系EUV设备嘅产量依然系一大难题，而且其可以耗都好高。

喺唔久前举办嘅线上活动中，欧洲微电子研究中心IMEC首席执行官兼总裁LucVandenhove表示，同ASML公司嘅合作下，更加先进嘅光刻机已经取得进展。

LucVandenhove表示，IMEC嘅目标系将下一代高分辨率EUV光刻技术高NAEUV光刻技术商业化。由于此前嘅光刻机竞争对手早已经陆续退出市场，使得ASML将握住全球主系要嘅先进光刻机产可以，近年嚟，IMEC一直同ASML研究新嘅EUV光刻机，目标系将工艺规模缩小到1nm及以下。

目前，ASML已经完成NXE:5000系列嘅高NAEUV曝光系统嘅基本设计，至于设备嘅商业化。至少系要等到2022年，而等到台积电同三星拿到设备，系要到2023年嘎啦。

前唔久，中国中科院嘅研究人员宣布，已经突破设计2nm芯片嘅瓶颈，成功地掌握设计2nm芯片嘅技术，咁样嘅发展进程虽然等人哋欣喜，但其实定系存在住比较多嘅问题。虽然我哋已经有这方面嘅技术研究突破，但系没有EUV设备嘅话，系唔够晒实现生产嘅。这从一个侧面反应出EUV光刻机嘅重系要性。都正系因为咁，全世界有先进制程能力嘅晶圆厂都将注意力集中到ASML身上。

材料同工艺

对于像2nm咁样先进嘅制程工艺嚟讲，互连技术嘅跟进系关键。传统上，一般采用铜互连，但系，发展到2nm，相应嘅电阻电容（RC）延迟问题非常突出，因为，行业正喺积极寻找铜嘅替代方案。

目前，面向2nm及更先进制程嘅新型互连技术主系要包括：混合金属化或预填充，将唔同嘅金属嵌套工艺同新材料相结合，以实现更小嘅互连同更少嘅延迟；半金属嵌套，使用减法蚀刻，实现微小嘅互连；超级通孔、石墨烯互连同其他技术。这些都喺研发中。

以混合金属化为例，该工艺喺互连中使用两种唔同嘅金属。对于2nm嚟讲，这好有意义，至少对一层嚟讲系咁样。同双金属嵌套相比，通孔电阻更低，但系靠性识提高，同时可以保持互连中铜嘅低电阻率。”

业界仲一直探索喺互连中使用钌材料作为衬垫。钌以改善铜嘅润湿性同填充间隙而闻名，虽然钌具有优异嘅铜润湿性，但佢都有其他缺点，例如电迁移寿命较短，以及化学机械抛光等单元工艺挑战。这减少行业中钌衬垫嘅使用。

其他新嘅互连解决方案都会陆续出现，但佢哋可能系要到2023/2024年嘅2nm量产时才识商用。根据IMEC嘅路线图，行业可以从今日嘅双金属嵌套工艺转移到下一代技术，称为2nm混合金属化。接下嚟将仲会有半金属嵌套同其他方案。

台积电喺材料上嘅研究，都等2nm及更先进制程量产成为可能。据悉，台积电同台湾地区交大联手，开发出全球最薄、厚度只有0.7纳米嘅超薄二维半导体材料绝缘体，但系望借此进一步开发出2nm，甚至系1nm嘅电晶体通道。

EDA工具

新嘅制程工艺离唔开EDA工具嘅支持，2nm都唔例外，业内两大EDA厂商都早有相应嘅布局。

面对咁高精尖嘅制程工艺，Cadence同Synopsys创建全新嘅EDA工具堆栈，并开发全新嘅IP库。2nm制程系要求芯片开发人员必须采用全新嘅设计规则同流程，并重新制作佢哋以前可能使用过嘅所有内容。好似喺2014年至2015年转向FinFET结构一样，增加芯片设计成本嘅同嗰时，采用GAAFET可能会再次增加设计成本。

Synopsys表示，Liberty 技术顾问委员识（LTAB）同互连建模技术顾问委员识（IMTAB）批准新嘅建模结构，用以解决工艺节点低至 2nm 嘅时序同寄生参数提取问题。移动设备对超低功耗嘅系要求以及各种制造挑战，需系要新嘅方法嚟确保喺 signoff 时达到最佳精度，同时支持设计工具针对最低功耗进行优化。此外，这些节点上嘅器件架构、掩模同成像技术促使工件必须通过互连工艺文件（ITF）中嘅新扩展嚟建模。

Synopsys仲推出DTCO设计方法学，用以整合各种先进工艺。据悉，DTCO已经帮助客户实现2nm工艺设计。

客户

唔久前，台积电总裁魏哲家表示，台积电制程每前进一个世代，客户嘅产品速度效可以提升30%- 40%，功耗可以降低20%-30%。这或者系该公司唔断追求先进制程嘅关键所喺。

目前嚟睇，台积电将喺业内率先量产2nm制程芯片已无悬念。而作为其近些年嘅头号客户，苹果成为最先尝鲜2nm芯片嘅厂商，都喺情理之中。此外，2024年之后，高通、英伟达、AMD等都会成为其2nm技术嘅客户。

目前，以台积电嘅2nm研发进度嚟睇，2024年正式量产没有问题。亦都有报道指出，台积电已经喺研究2024年嘅2nm iPhone处理器，并且已经开始研究1nm制程节点技术。

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